Superschnelle DDR5-Speichermodule für kommende Server

Etwa 66 Prozent mehr Datenübertragungsrate pro Speicherkanal sollen DDR5-Speichermodule für Server bieten, die von der koreanischen Firma SK Hynix in Kooperation mit Intel und Renesas entwickelt werden. Zum Einsatz kommen gängige DDR5-SDRAM-Speicherchips der Geschwindigkeitsklasse DDR5-4800. Verbunden auf einem Registered DIMM (RDIMM) für Server liefern diese Chips insgesamt 38,4 Gigabyte Daten pro Sekunde (38,4 GB/s).

Dank eines Tricks namens Multiplexer Combined Ranks (MCR) bieten MCR-RDIMMs jedoch mit mindestens zwei Ranks deutlich höhere Datenübertragungsraten, sofern der Speichercontroller auch die MCR-Technik unterstützt. Ein zusätzlicher Pufferchip (Buffer/Multiplexer) auf dem RDIMM teilt die Zugriffe in jeweils zwei Arrays auf und sendet sie dann mit einer höheren Signalisierungsrate über den Speicherkanal an den Speichercontroller.

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Laut SK Hynix erreicht der von Renesas entwickelte MCR-Puffer eine Signalisierungsrate von bis zu 8 Giga Transfers pro Sekunde, was DDR5-8000 oder 64 GB/s auf dem Speicherkanal entspricht.

Grundsätzlich setzt die MCR-Technologie „Prefetching“ das Grundkonzept, das seit vielen Jahren im DDR-RAM verwendet wird, nach außen fort: Innerhalb von SDRAM-Chips arbeiten mehrere Bänke (Bänke) parallel. E/A-Multiplexer in SDRAMs senden diese Daten dann sequentiell über Speicherkanäle. Es funktioniert auch in die entgegengesetzte Richtung, wenn Daten in DRAM-Speicherzellen geschrieben werden.

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Bei Speichermodulen (Dual Inline Memory Modules, DIMMs) ist ein Tier eine Gruppe von DRAM-Chips mit 64 Datensignalleitungen: also acht einzelne x8-Chips mit jeweils acht Leitungen oder 16 x4-Chips oder nur vier x16 Chips. . . Auf JEDEC-kompatiblen RDIMMs sind nur x4- oder x8-Chips zulässig. ECC RDIMMs für Server mit Fehlerkorrekturcode für zusätzliche DRAM-Chips zum Schutz vor Bitfehlern; Bei DDR5-RDIMMs sind das zwei pro Tier.

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Auch bei normalen DDR5-RDIMMs arbeiten die einzelnen Ranks weitgehend unabhängig voneinander; Mit dem Chip-Select-Signal (CS#) adressiert der Speichercontroller die gewünschte Klassifizierung. Bei MCR-RDIMMs müssen das BIOS und der Speichercontroller physische RAM-Adressen so intelligent zuweisen, dass Datenblöcke in mehrere Arrays aufgeteilt werden. Denn die MCR-Technologie kann den Zugriff nicht kontinuierlich im gleichen Maße beschleunigen.



Der Puffer auf dem MCR-DIMM multiplext die Datensignalleitungen von den zwei Arrays.

(Foto: SK Hynix)

Bei der Ankündigung der DDR5-MCR-RDIMMs hat SK Hynix nicht verraten, ob kommende Serverprozessoren die MCR-Technologie von Intel unterstützen würden. Für den 10. Januar 2023 hat Intel jedoch das deutlich verzögerte Xeon Scalable Processor Gen4 „Sapphire Rapids“-Angebot angekündigt. Diese Xeon SP-Generation wird acht DDR5-RAM-Kanäle ausführen; Im Vergleich zum AMD Epyc 9004 „Genova“ sind es dagegen zwölf.

Xeon SP Gen4 wird es aber auch mit „Xeon Max“ mit superschnellem High-Bandwidth-Speicher (HBM) geben, der direkt in das CPU-Gehäuse eingebaut ist. HBM kann auch mit DDR5-RDIMMs arbeiten und als schneller Puffer (Cache) fungieren. AMD wiederum plant einen gestapelten L3-Cache vom Typ Genova-X.

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(ciw)

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